VGA项目：联合精简帧+双fifo+sobel算法 实现VGA显示（未完）

前言：该项目实际上是在很多基础的小练习上合成起来的，例如涉及到uart（rs232）的数据传输、双fifo流水线操作、VGA图像显示，本次内容在此基础上又增添了sobel算法，能实现图像的边沿监测并VGA显示。

文章目录

  • 1.项目描述
  • 2.sobel算法解析：
  • 3.模块结构示意图：
  • 4.sobel_ctrl模块设计
    • 4.1波形设计
    • 4.2代码
  • 5.VGA_shift模块设计
    • 5.1 显示效果示意图：
    • 5.2 简易波形示意图：
    • 5.3 代码
  • 6.uart_rx模块设计(直接用之前的设计 略)
  • 7.顶层设计
  • 8.最终的显示效果：

在这里插入图片描述

1.项目描述

通过串口助手把 200 行 x200 列数据传入 FPGA，对应三行三列的九个数进行 sobel算法，把边缘检测的结果(198x198的数据)通过 vga 来显示，用两种颜色来区分是否是边界点（边界用白色显示，其他用黑色）。

2.sobel算法解析：

在这里插入图片描述

  1. 把图像每三行三列的数据分别乘上算子中对应位置的值再相加。然后进行如下运算，得到相应方向(x 和 y)的 Dx 和 Dy。
    Dx=(a3-a1)+(b3-b1)*2+c3-c1;
    Dy=(a1-c1)+(a2-c2)*2+a3-c3;

  2. 对上面求得的 Dx 和 Dy 做平方和的平方根，再取近似值 Dx 和 Dy 的绝对值的和得到 Dxy：

在这里插入图片描述

  1. 如果 Dxy 的值大于一个阈值(这个阈值是多次尝试试出来的，本次项目中设置为5)，表示该点为边界点，就让 VGA 显示一个白点，否则显示黑点。

  2. 把计算的结果通过 vga 显示，显示器会把是边界点的以白色像素显示，不是边界点的以黑色像素点显示，于是得到了一幅图像的轮廓

在这里插入图片描述

3.模块结构示意图：

在这里插入图片描述
其中：
uart_rx模块在：手写一个uart协议——rs232
sobel_ctrl模块的核心是双fifo的流水线操作（需在此基础上进行改动）：双fifo流水线操作
VGA_shift模块（原移动框为200x200 这里变成198x198，且添加了ram方便rgb图像的存储与读取）：

4.sobel_ctrl模块设计

4.1波形设计

在这里插入图片描述

4.2代码

module sobel_ctrl(
    input wire clk,
    input wire rst,
    input wire [7:0] rx_data,
    input wire pi_flag,
    output reg [7:0] rgb,
    output reg po_flag
    );
reg[9:0] cnt_col,cnt_row;
reg wr_en1_r,wr_en2_r;
wire wr_en1,wr_en2;

reg [7:0] data_in1_r;
wire [7:0] data_in1;
wire [7:0] dout1,dout2;

reg [7:0] dout1_t,dout1_tt,dout2_t,dout2_tt;
reg [7:0] rx_data_t,rx_data_tt;
reg rd_en_r;
wire rd_en;

reg shift_flag;

reg flag_d;

reg [7:0] Dx,Dy;

reg flag_abs,flag_dxy,flag_rgb;
reg [7:0] abs_dx,abs_dy;
reg [7:0] dxy;

parameter COL_MUX=199;
parameter ROW_MUX=199;
parameter VALUR=5;  //不断调试得到一个合适的阈值

// cnt_col
always @(posedge clk) begin 
    if(rst==1'b1) begin
        cnt_col <= 'd0;
    end 
    else if (pi_flag==1'b1 && cnt_col==COL_MUX) begin
         cnt_col<='d0;
    end
    else if (pi_flag==1'b1) begin
         cnt_col<=cnt_col+1'b1;
    end
end

// cnt_row
always @(posedge clk) begin 
    if(rst==1'b1) begin
        cnt_row <= 'd0;
    end
    else if (cnt_row==ROW_MUX && pi_flag==1'b1 && cnt_col==COL_MUX) begin
        cnt_row<='d0;
    end
    else if (pi_flag==1'b1 && cnt_col==COL_MUX) begin
       cnt_row<=cnt_row+1'b1;
    end
end

// wr_en1_r
assign wr_en1=wr_en1_r;
always @(posedge clk) begin 
    if(rst==1'b1) begin
        wr_en1_r <= 'd0;
    end
    else if (cnt_row=='d0) begin
        wr_en1_r<=pi_flag;
    end
    else if (cnt_row>'d1 && cnt_row<ROW_MUX) begin
        wr_en1_r<=shift_flag;
    end
end

// wr_en2_r
assign wr_en2=wr_en2_r;
always @(posedge clk) begin 
    if(rst==1'b1) begin
        wr_en2_r <= 'd0;
    end 
    else if (cnt_row>'d0 && cnt_row<ROW_MUX) begin
        wr_en2_r<=pi_flag;
    end
    else
        wr_en2_r<='d0;
end

// data_in1_r
assign data_in1=data_in1_r;
always @(posedge clk) begin 
    if(rst==1'b1) begin
         data_in1_r<= 'd0;
    end 
    else if (cnt_row=='d0) begin
        data_in1_r<=rx_data;
    end
    else if (cnt_row>'d1 && cnt_row<ROW_MUX) begin
       data_in1_r<=dout2;
    end
end

// rd_en_r
assign rd_en=rd_en_r;

always @(posedge clk) begin 
    if(rst==1'b1) begin
         rd_en_r<= 'd0;
    end 
    else if (cnt_row>'d1) begin
        rd_en_r<=pi_flag;
    end
    else 
        rd_en_r<='d0;
end

// shift_flag
always @(posedge clk) begin 
    if(rst==1'b1) begin
        shift_flag <= 'd0;
    end 
    else
        shift_flag<=rd_en_r;
end

// dout1_t,dout1_tt,dout2_t,dout2_tt,rx_data_t,rx_data_tt
always @(posedge clk) begin 
	if (shift_flag==1'b1) begin
		{dout1_tt,dout1_t}={dout1,dout1_t};
		{dout2_tt,dout2_t}={dout2,dout2_t};
		{rx_data_tt,rx_data_t}={rx_data_t,rx_data};
	end
end

always @(posedge clk) begin 
	if(rst==1'b1) begin
		flag_d <= 'd0;
	end 
	else if (cnt_row>=2 && cnt_col>2) begin
		flag_d<=rd_en_r;
	end
end

always @(posedge clk) begin 
	if(rst==1'b1) begin
		Dx <= 'd0;
		Dy <= 'd0;
	end 
	else if (flag_d==1'b1) begin
		Dx<=(dout1_tt-dout1)+(dout2_tt-dout2)<<1+(rx_data_tt-rx_data);
		Dy<=(dout1_tt-rx_data_tt)+(dout1_t-rx_data_t)<<1+(dout1-rx_data);
	end
	
end

always @(posedge clk) begin 
	if (rst==1'b1) begin
		flag_abs<='d0;
		flag_dxy<='d0;
		flag_rgb<='d0;
		po_flag<='d0;

	end
	else
		{po_flag,flag_rgb,flag_dxy,flag_abs}<={flag_rgb,flag_dxy,flag_abs,flag_d};
end

// abs_dx
always @(posedge clk) begin 
	if(rst==1'b1) begin
		 abs_dx<='d0;
	end 
	else if (flag_abs==1'b1 ) begin
		if (dx[7]==1'b1) begin
			abs_dx<=(~Dx)+1'b1;
		end
		else
			abs_dx<=Dx;
	end
end

// abs_dy
always @(posedge clk) begin 
	if(rst==1'b1) begin
		abs_dy <= 'd0;
	end 
	else if (flag_abs==1'b1) begin
		if (dy[7]==1'b1) begin
			abs_dy<=(~Dy)+1'b1;
		end
		else 
			abs_dy<=Dy;
	end
end

// dxy
always @(posedge clk) begin 
	if(rst==1'b1) begin
		 dxy<= 'd0;
	end 
	else if (flag_dxy==1'b1) begin
		dxy<=abs_dx+abs_dy;
	end
end

// rgb
always @(posedge clk) begin 
	if(rst==1'b1) begin
		rgb <= 'd0;
	end 
	else if (flag_rgb==1'b1) begin
		if (dxy>VALUR) begin
			rgb<=8'hff;
		end
		else
			rgb<=8'h00;
	end
end


sfifo_8X256 sfifo1_8X256 (
  .clk(clk),      // input wire clk
  .din(data_in1),      // input wire [7 : 0] din
  .wr_en(wr_en1),  // input wire wr_en
  .rd_en(rd_en),  // input wire rd_en
  .dout(dout1),    // output wire [7 : 0] dout
  .full(),    // output wire full
  .empty()  // output wire empty
);


sfifo_8X256 sfifo2_8X256 (
 .clk(clk),      // input wire clk
  .din(rx_data),      // input wire [7 : 0] din
  .wr_en(wr_en2),  // input wire wr_en
  .rd_en(rd_en),  // input wire rd_en_r
  .dout(dout2),    // output wire [7 : 0] dout
  .full(),    // output wire full
  .empty()  // output wire empty
);
endmodule

5.VGA_shift模块设计

5.1 显示效果示意图：

在这里插入图片描述

5.2 简易波形示意图：

在这里插入图片描述

5.3 代码

module vga_shift(
    input wire sclk,//50mhz
    input wire clk_25,
    input wire rst,
    input wire [7:0] rgb_in,
    input wire pi_flag,
    output reg hsync,
    output reg vsync,
    output reg [7:0] rgb
    );

parameter HSYNC_END=95;
parameter CNT_H_END=799;

parameter VSYNC_END=1;
parameter CNT_V_END=524;

parameter RED=8'b11100000;
parameter GREEN=8'b00011100;
parameter BLUE=8'b00000011;
parameter WHITE=8'b11111111;

parameter ADDR_MUX=16'd39203;
reg [9:0] cnt_h;
reg [9:0] cnt_v;

reg [8:0] x;
reg [8:0] y;

reg flag_x;
reg flag_y;

reg [15:0] addra,addrb;
wire [7:0] doutb;

  // cnt_h
  always @(posedge clk_25) begin 
       if(rst==1'b1) begin
            cnt_h<= 'd0;
       end 
       else if (cnt_h==CNT_H_END) begin
           cnt_h<='d0;
       end
       else 
            cnt_h<=cnt_h+1'b1;
   end 

// hsync
   always @(posedge clk_25) begin 
       if(rst==1'b1) begin
            hsync<= 'd1;
       end
       else if (cnt_h==CNT_H_END) begin
           hsync<='d1;
       end 
       else if (cnt_h==HSYNC_END) begin
           hsync<='d0;
       end
   end

// cnt_v
always @(posedge clk_25) begin 
    if(rst==1'b1) begin
        cnt_v <= 'd0;
    end 
    else if (cnt_v==CNT_V_END && cnt_h==CNT_H_END) begin
        cnt_v<='d0;
    end
    else if (cnt_h==CNT_H_END) begin
        cnt_v<=cnt_v+1'b1;
    end
end

// vsync
always @(posedge clk_25) begin
    if(rst==1'b1) begin
        vsync <= 'd1;
    end 
    else if (cnt_v==VSYNC_END && cnt_h==CNT_H_END) begin
        vsync<='d0;
    end
    else if (cnt_v==CNT_V_END && cnt_h==CNT_H_END) begin
        vsync<='d1;
    end
   
end
// x
always @(posedge clk_25) begin 
	if(rst==1'b1) begin
		x <= 'd0;
	end 
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && flag_x=='d0) begin
		x<=x+1'b1;
	end
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && flag_x=='d1) begin
		x<=x-1'b1;
	end
end

// flag_x
always @(posedge clk_25) begin 
	if(rst==1'b1) begin
		 flag_x<= 'd0;
	end 
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && x=='d441 && flag_x=='d0) begin
		flag_x<='d1;
	end
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && x=='d1 && flag_x=='d1) begin
		flag_x<='d0;
	end
end

//y
always @(posedge clk_25) begin 
	if(rst==1'b1) begin
		 y<= 'd0;
	end 
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && flag_y=='d0) begin
		y<=y+1'b1;
	end 
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && flag_y=='d1) begin
		y<=y-1'b1;
	end
end

// flag_y
always @(posedge clk_25) begin 
	if(rst==1'b1) begin
		flag_y <= 'd0;
	end 
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && y=='d281 && flag_y<='d0) begin
		flag_y<='d1;
	end
	else if (cnt_h==CNT_H_END && cnt_v==CNT_V_END && y=='d1 && flag_y<='d1) begin
		flag_y<='d0;
	end
end

// rgb 
always @(posedge clk_25) begin 
    if(rst=='b1) begin
         rgb<= 'd0;
    end
    //注意198x198像素时，白框范围需要改变
    else if (cnt_h>=144+x && cnt_h<=341+x && cnt_v>=35+y && cnt_v<=232+y) begin
    	rgb<=doutb;
    end
    else if (cnt_h>=144 && cnt_h<=783) begin
        if (cnt_v>=35 && cnt_v<=194) begin
            rgb<=RED;
        end
        else if (cnt_v>=195 && cnt_v<=354) begin
            rgb<=GREEN;
        end
        else if (cnt_v>=355 && cnt_v<=514) begin
            rgb<=BLUE;
        end
    end 
    else
        rgb<='d0;
    
end


// addra  这里注意写ram的时钟为50mhz,读ram的时钟为25mhz（VGA的时钟）
always @(posedge sclk) begin 
  if(rst) begin
     addra<= 'd0;
  end
  else if (pi_flag==1'b1 && addra==ADDR_MUX) begin
    addra<='d0;
  end
  else if (pi_flag==1'b1) begin
    addra<=addra+1'b1;
  end 

end

// addrb 注意ram读数据相对于读地址有一拍延迟，所以地址要早一拍给出
always @(posedge clk_25) begin 
  if(rst==1'b1) begin
    addrb <= 'd0;
  end 
  else if (cnt_h>=144+x-1 && cnt_h<=341+x-1 && cnt_v>=35+y && cnt_v<=232+y && addrb==ADDR_MUX) begin
    addrb<='d0;
  end
  else if (cnt_h>=144+x-1 && cnt_h<=341+x-1 && cnt_v>=35+y && cnt_v<=232+y) begin
    addrb<=addrb+1'b1;
  end
end


asblk_mem_8x198x198 your_instance_name (
  .clka(sclk),    // input wire clka
  .wea(pi_flag),      // input wire [0 : 0] wea
  .addra(addra),  // input wire [15 : 0] addra
  .dina(rgb_in),    // input wire [7 : 0] dina
  .clkb(clk_25),    // input wire clkb
  .addrb(addrb),  // input wire [15 : 0] addrb
  .doutb(doutb)  // output wire [7 : 0] doutb
);

endmodule

6.uart_rx模块设计(直接用之前的设计 略)

7.顶层设计

module top_sobel(
	input wire clk,//50mhz
	input wire rst,
	input wire rx,
	output wire vsync,
	output wire hsync,
	output wire [7:0]rgb
    );


wire clk_out25;
wire clk_out50;

wire rx_data;
wire pi_flag_rx_to_sobel;
wire pi_flag_sobel_to_vga;

wire [7:0] rgb_in;

 clk_wiz_gen25 instance_name
   (
    // Clock out ports
    .clk_out50(clk_out50),     // output clk_out50
    .clk_out25(clk_out25),     // output clk_out25
   // Clock in ports
    .clk_in50(clk));      // input clk_in50
	uart_rx inst_uart_rx (
			.clk     (clk_out50),
			.rst     (rst),
			.rx      (rx),
			.po_data (rx_data),
			.po_flag (pi_flag_rx_to_sobel)
		);
	sobel_ctrl  inst_sobel_ctrl (
			.clk     (clk_out50),
			.rst     (rst),
			.rx_data (rx_data),
			.pi_flag (pi_flag_rx_to_sobel),
			.rgb     (rgb_in),
			.po_flag (pi_flag_sobel_to_vga)
		);
	vga_shift inst_vga_shift (
			.sclk    (clk_out50),
			.clk_25  (clk_out25),
			.rst     (rst),
			.rgb_in  (rgb_in),
			.pi_flag (pi_flag_sobel_to_vga),
			.hsync   (hsync),
			.vsync   (vsync),
			.rgb     (rgb)
		);


endmodule

8.最终的显示效果：

上位机通过MATLAB处理，用友善助手下发原图像数据：

在这里插入图片描述
经过一系列图像处理后，最终在vga的显示效果：
在这里插入图片描述

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：http://www.mfbz.cn/a/594885.html

如若内容造成侵权/违法违规/事实不符，请联系我们进行投诉反馈qq邮箱809451989@qq.com，一经查实，立即删除！

相关文章

深度学习之基于Vgg16卷积神经网络乳腺癌诊断系统

深度学习之基于Vgg16卷积神经网络乳腺癌诊断系统

欢迎大家点赞、收藏、关注、评论啦 &#xff0c;由于篇幅有限&#xff0c;只展示了部分核心代码。 文章目录 一项目简介 二、功能三、系统四. 总结 一项目简介 基于VGG16卷积神经网络的乳腺癌诊断系统项目是一个结合深度学习技术和医学图像处理的创新项目&#xff0c;旨在提高…
阅读更多...
JetPack之ViewModel+LiveData

JetPack之ViewModel+LiveData

目录 一、概述二、LiveData 使用2.1 创建 LiveData 对象2.2 观察 LiveData 对象2.3 更新 LiveData 对象 三、编写 LiveData Demo3.1 不使用 LiveData3.2 使用 MutableLiveData3.3 使用 MediatorLiveData3.3.1 监听 2 个数据源的变化3.3.2 编写模拟 2 个数据源更新的代码 四、Vi…
阅读更多...
奇门辅助软件v2024.5

奇门辅助软件v2024.5

废话不说&#xff0c;先上链接 链接&#xff1a;https://pan.baidu.com/s/1_i11lMx4P_vrTs-6lpWoHA?pwd8v1m 提取码&#xff1a;8v1m 功能介绍 【宫内信息】是点击宫内某属性时显示的宫内基本信息。 【古籍宝鉴】是《御定奇门宝鉴》里的对应时局内容&#xff0c;但差补法置…
阅读更多...
YashanDB与帆软信创商业智能软件完成兼容互认证

YashanDB与帆软信创商业智能软件完成兼容互认证

近日&#xff0c;深圳计算科学研究院崖山数据库系统YashanDB与帆软信创商业智能软件&#xff08;V6.0&#xff09;顺利完成兼容性互认证&#xff0c;经严格测试&#xff0c;双方产品能够相互兼容&#xff0c;稳定运行。 崖山数据库系统YashanDB是深圳计算科学研究院自主研发设计…
阅读更多...
XSS Challenges 靶场通关解析

XSS Challenges 靶场通关解析

前言 XSS Challenges&#xff08;跨站脚本攻击挑战&#xff09;是一种用于学习和测试跨站脚本&#xff08;XSS&#xff09;漏洞的实验性平台。这些挑战旨在帮助安全研究人员和开发人员了解XSS漏洞的工作原理、检测方法和防御技巧。 通常&#xff0c;XSS Challenges平台提供一…
阅读更多...
vite创建vue项目启动时域名为127.0.0.1修改为localhost不生效——问题解决

vite创建vue项目启动时域名为127.0.0.1修改为localhost不生效——问题解决

今天偶然间想起来年前整的一套vue3的框架&#xff0c;索性跑了一下&#xff0c;结果发现运行后地址为127.0.0.1而非localhost&#xff0c;所以想把域名改一下 找到vite.config.js文件中的export default defineConfig&#xff0c;在server中写入host:localhost 然后通过npm ru…
阅读更多...
3d设计网站有哪些(2)？渲染100邀请码1a12

3d设计网站有哪些(2)？渲染100邀请码1a12

上次介绍了了几个设计网站&#xff0c;这次我们接着介绍。 1、Archive 3D Archive 3D是一个简单庞大的模型下载网站&#xff0c;可以下载的类型有家具、设备、飞行装备、门窗、厨房等。 2、3D Warehouse 3D Warehouse是预制3D模型网站&#xff0c;能与SketchUp无缝协作&…
阅读更多...
软件杯 深度学习的水果识别 opencv python

软件杯 深度学习的水果识别 opencv python

文章目录 0 前言2 开发简介3 识别原理3.1 传统图像识别原理3.2 深度学习水果识别 4 数据集5 部分关键代码5.1 处理训练集的数据结构5.2 模型网络结构5.3 训练模型 6 识别效果7 最后 0 前言 &#x1f525; 优质竞赛项目系列&#xff0c;今天要分享的是 &#x1f6a9; 深度学习…
阅读更多...
EFDC模型安装及建模方法；在排污口论证、水质模拟、地表水环评、地表水水源地划分、水环境容量计算等领域中的应用

EFDC模型安装及建模方法；在排污口论证、水质模拟、地表水环评、地表水水源地划分、水环境容量计算等领域中的应用

目录 专题一 EFDC软件安装 专题二 EFDC模型讲解 专题三 一维河流模拟实操 专题四 建模前处理 专题五 EFDC网格剖分介绍 专题六 EFDC二维湖库水动力模拟/非保守染色剂模拟 专题七 EFDC水质模型参数及原理介绍 专题八 EFDC一、二、三维湖库水质模拟 专题九 基于EFDC的地…
阅读更多...
Aigtek射频功率放大器的主要功能是什么

Aigtek射频功率放大器的主要功能是什么

射频功率放大器是一种专门用于放大射频信号功率的电子器件&#xff0c;它在无线通信、雷达系统、卫星通信等射频应用中起着至关重要的作用。下面将详细介绍射频功率放大器的主要功能。 信号放大&#xff1a;射频功率放大器的主要功能之一就是将传入的射频信号放大到所需的功率水…
阅读更多...
使用 FFmpeg 从音视频中提取音频

使用 FFmpeg 从音视频中提取音频

有时候我们需要从视频文件中提取音频&#xff0c;并保存为一个单独的音频文件&#xff0c;我们可以借助 FFmpeg 来完成这个工作。 一、提取音频&#xff0c;保存为 mp3 文件: 要使用 FFmpeg 从音视频文件中提取音频&#xff0c;并将 ACC 编码的音频转换为 MP3 格式&#xff0…
阅读更多...
利用PS中Lab颜色模式进行简单调色?

利用PS中Lab颜色模式进行简单调色?

【原图】 详细步骤如下&#xff1a; Step 1 : 打开PS&#xff0c;打开素材&#xff0c;点菜单栏&#xff0c;【图像】-【模式】-【Lab颜色】&#xff0c;效果如下图 Step2&#xff1a;ctrl(或command)m打开曲线工具&#xff0c;选择a通道&#xff0c;效果如下图。 Step3: 把标…
阅读更多...
埃及外宾亲临育菁 参观考察桌面CNC机床

埃及外宾亲临育菁 参观考察桌面CNC机床

随着我公司的规模不断壮大以及国际化建设工作的不断推进&#xff0c;广东育菁装备在国外的知名度也越来越高&#xff0c;4月25日&#xff0c;公司迎来了埃及外宾到访考察桌面型数控加工中心&#xff0c;桌面级数控车床等&#xff0c;育菁总经理杨先生等相关负责人对远到而来的埃…
阅读更多...
git/gerrit使用遇到的问题

git/gerrit使用遇到的问题

Push时出现的多个问题及其解决 branch【...】not found 这个错误通常出现在 Git 命令中指定的分支名称中包含特殊字符或者语法错误时。需要确保指定的分支名称是正确的&#xff0c;并且没有任何不支持的字符。 例如&#xff0c;如果分支名称是 feature/branch&#xff0c;应该…
阅读更多...
写爬虫代码抓取Asterank中小行星数据

写爬虫代码抓取Asterank中小行星数据

2024年5月4日 问题来源 解决方案 回顾2023年7月14日自己写的爬虫代码 import requests import re import pandas as pd texts[] def getData(page):#每页评论的网址urlhttps://item.jd.com/51963318622.html#comment#添加headers&#xff0c;伪装成浏览器headers{User-Agent:…
阅读更多...
电脑切换窗口快捷键，让你轻松驾驭多个任务

电脑切换窗口快捷键，让你轻松驾驭多个任务

在使用电脑时&#xff0c;经常需要切换不同的窗口&#xff0c;以便快速地访问不同的应用程序或任务。为了提高效率&#xff0c;掌握一些电脑切换窗口快捷键是非常重要的。本文将介绍三种在电脑上切换窗口的方法&#xff0c;帮助您更加高效地进行多任务处理。 方法1&#xff1a;…
阅读更多...
FIFO Generate IP核使用——异步复位

FIFO Generate IP核使用——异步复位

FIFO Generator IP核提供了一个复位输入&#xff0c;当该输入被激活时&#xff0c;它会复位所有的计数器和输出寄存器。对于块RAM或分布式RAM实现&#xff0c;复位FIFO并不是必需的&#xff0c;可以在FIFO中禁用复位引脚。共有两种复位类型选项&#xff1a;异步复位和同步复位。…
阅读更多...
Linux——mysql运维篇

Linux——mysql运维篇

回顾基本语句&#xff1a; 数据定义语言 ( DDL ) 。这类语言用于定义和修改数据库的结构&#xff0c;包括创建、删除和修改数据库、表、视图和索引等对象。主要的语句关键字包括 CREATE 、 DROP 、 ALTER 、 RENAME 、 TRUNCATE 等。 create database 数据库 &…
阅读更多...
FreeRTOS为什么要区分任务函数和中断函数?

FreeRTOS为什么要区分任务函数和中断函数?

在我们之前的学习中&#xff0c;队列&#xff0c;信号量&#xff0c;互斥量&#xff0c;事件组&#xff0c;任务通知&#xff0c;它们都有两套函数&#xff0c;在任务中使用或在中断中使用。 1.为什么要用两套函数&#xff1f; 情景1&#xff1a; 我们在写队列的时候等待100…
阅读更多...
图神经网络实战（9）——GraphSAGE详解与实现

图神经网络实战（9）——GraphSAGE详解与实现

图神经网络实战&#xff08;9&#xff09;——GraphSAGE详解与实现 0. 前言1. GraphSAGE 原理1.1 邻居采样1.2 聚合 2. 构建 GraphSAGE 模型执行节点分类2.1 数据集分析2.2 构建 GraphSAGE 模型 3. PinSAGE小结系列链接 0. 前言 GraphSAGE 是专为处理大规模图而设计的图神经网…
阅读更多...
最新文章

Copyright @ 2022~2023

友情链接： 我的编程经验分享 一条长河网 尧图网站开发 尧图建网站